Ng
uyờ
n
lý
thiếtkế
m
ạ
ch
dóy
Ng
uyễ
n
Q
u
ố
c
C
ư
ờ
ng
–
3I
S
eq
ue
ntial
logic
desig
n
2
N
ộid
u
ng
•
G
iớithiệ
u
•
Cỏ
c
ph
ầ
n
tử
h
aitrạ
ng
thỏiổ
n
ủ
ịnh
•
Flip
-Flop
s
•
Phõ
n
tớch
cỏ
c
m
ỏy
trạ
ng
thỏiủ
ồ
ng
b
ộ
b
ởixu
ng
nh
ịp
•
Thiếtkế
cỏ
c
m
ỏy
trạ
ng
thỏiủ
ồ
ng
b
ộ
b
ởixu
ng
nh
ịp
S
eq
ue
ntial
logic
desig
n
3
Tàiliệ
u
th
a
m
kh
ả
o
•
D
igital
D
e
sig
n
:
P
rin
48 trang |
Chia sẻ: Tài Huệ | Ngày: 19/02/2024 | Lượt xem: 88 | Lượt tải: 0
Tóm tắt tài liệu Bài giảng Nguyên lý thiết kế mạch dãy - Nguyễn Quốc Cường, để xem tài liệu hoàn chỉnh bạn click vào nút DOWNLOAD ở trên
ciple
s
&
P
ra
ctice
s
–
Joh
n
F
W
ake
rly
–
P
rintice
H
all
S
eq
ue
ntial
logic
desig
n
4
G
iớithiệ
u
•
M
ạ
ch
logic
dãy:
–
o
utp
ut
2
tín
hiệ
u
inp
ut
tạithờiđiể
m
tn
–
o
utp
ut
2
cả
và
o
tín
hiệ
u
inp
ut
tro
ng
q
uá
khứ
•
Víd
ụ
:
m
ạ
ch
điề
u
khiể
n
ch
ọ
n
kê
nh
TV
sử
d
ụ
ng
nútb
ấ
m
ch
a
n
n
el
–
up
và
ch
a
n
n
el
-d
o
w
n
:
–
n
ế
u
trư
ớ
c
đĩ
kê
nh
đ
a
ng
chọ
n
là
9
,
n
ế
u
bấ
m
ch
a
n
n
el
-up
thìkê
nh
lự
a
chọ
n
là
10
–
n
ế
u
trư
ớ
c
đĩ
kê
nh
đ
a
ng
chọ
n
là
1
,
n
ế
u
bấ
m
ch
a
n
n
el
-up
thìkê
nh
lự
a
chọ
n
là
2
–
.
.
.
•
Việ
c
sử
d
ụ
ng
b
ả
ng
đ
ể
m
ơ
tả
cá
c
o
utp
ut
ph
ụ
th
u
ộ
c
và
o
tổ
h
ợp
cá
c
inp
uts
đ
ốivớicá
c
m
ạ
ch
dãy
là
KHƠ
NG
TH
Ể
S
eq
ue
ntial
logic
desig
n
5
T
rạ
ng
thái
•
T
ro
ng
m
ạ
ch
dãy
sử
d
ụ
ng
kháiniệ
m
trạ
ng
tháiđ
ể
m
ơ
tả
:
–
T
rạ
ng
tháicủ
a
m
ột
m
ạ
ch
dãy
là
tập
h
ợp
cá
c
biế
n
tr ạ
ng
tháim
à
giá
trịcủ
a
nĩ
tạim
ộtth
ờiđiể
m
ch
ứ
a
đ
ầy
đ
ủ
cá
c
thơ
ng
tin
cầ
n
thiếttro
ng
q
uá
kh
ứ
ch
o
phép
xá
c
đ
ịnh
cá
c
h
o
ạt
đ
ộ
ng
củ
a
m
ạ
ch
tro
ng
tư
ơ
ng
lai
–
T
ro
ng
m
ạ
ch
logic
cá
c
biế
n
trạ
ng
tháich
ỉcĩ
h
aigiá
trị
0
và
1
.
–
S
ố
trạ
ng
tháicủ
a
m
ạ
ch
cĩ
n
biế
n
trạ
ng
tháib
ằ
ng
2
n
trạ
ng
thái
S
eq
ue
ntial
logic
desig
n
6
Cá
c
ph
ầ
n
tử
2
trạ
ng
tháiổ
n
đ
ịnh
M
ạ
ch
cĩ
h
aitrạ
ng
tháiổ
n
đ
ịnh
:
•N
ế
u
Q
=
H
IG
H
thìQ
_L
=
LO
W
•N
ế
u
Q
=
LO
W
thìQ
_L
=
H
IG
H
S
eq
ue
ntial
logic
desig
n
7
Phâ
n
tích
tư
ơ
ng
tự
•
X
e
m
xét
điệ
n
áp
V
o
ut và
V
in
G
ia
o
củ
a
2
đ
ồ
th
ịtại3
điể
m
đĩ
là
cá
c
điể
m
câ
n
b
ằ
ng
củ
a
m
ạ
ch
:
•H
aiđiể
m
ổ
n
đ
ịnh(ứ
ng
vớicá
c
trạ
ng
tháiQ
=
0
h
o
ặ
cQ
=
1)
•M
ột
điể
m
m
eta
stable
:
tạiđĩ
V
o
ut1
và
V
o
ut2
cĩ
giá
trịđiệ
n
áp
n
ằ
m
giữ
a
m
ứ
c
1
và
0
S
eq
ue
ntial
logic
desig
n
8
M
eta
stable
•
Th
ự
c
tế
th
ờigia
n
m
ạ
ch
ở
trạ
ng
tháim
eta
stable
th
ư
ờ
ng
ng
ắ
n
,
lý
d
o
,
ch
ỉcầ
n
m
ộttá
c
đ
ộ
ng
đ
ủ
lớ
n
củ
a
nhiễ
u
sẽ
ké
o
nĩ
về
m
ộttro
ng
h
aitrạ
ng
thái
stable
S
eq
ue
ntial
logic
desig
n
9
L
atch
và
Flip
-Flop
s
•
L
atch
và
Flip
-flop
s
là
cá
c
ph
ầ
n
tử
cơ
b
ả
n
tro
ng
m
ạ
ch
logic
dãy
•
Flip
-Flop
s:
dù
ng
đ
ể
ch
ỉm
ộtthiếtb
ịlogic
dãy
cĩ
kh
ả
n
ă
ng
l ấy
m
ẫ
u
tín
hiệ
u
đ
ầ
u
và
o
và
th
ay
đ
ổitín
hiệ
u
đ
ầ
u
ra
tại
th
ờiđiể
m
đ
ư
ợ
c
xá
c
đ
ịnh
b
ởitín
hiệ
u
xu
ng
nh
ịp
•
L
atch
:
dù
ng
đ
ể
ch
ỉthiếtb
ịlogic
dãy
cĩ
kh
ả
n
ă
ng
q
u
a
n
sáttín
hi ệ
u
inp
uts
m
ột
cá
ch
liê
n
tụ
c
và
cĩ
th
ể
th
ay
đ
ổi
đ
ầ
u
ra
củ
a
nĩ
tạib
ấtkỳ
th
ờiđiể
m
nà
o
m
à
khơ
ng
ph
ụ
th
u
ộ
c
và
o
tín
hiệ
u
xu
ng
nh
ịp
•
T
uy
nhiê
n
th
ư
ờ
ng
2
kháiniệ
m
này
cĩ
th
ể
sử
d
ụ
ng
nh
ư
nh
a
u
S
eq
ue
ntial
logic
desig
n
10
S
-R
L
atch
(Flip
-flop
s)
S
-R
flip
-flop
:
(set
-re
set)
R
=
1
,
S
=
0
Q
=
0
(re
set)
S
=1
,
R
=0
Q
=
1(set)
Q
N
:
th
ư
ờ
ng
là
đ
ầ
u
bù
củ
a
Q
,
tro
ng
cá
c
tàiliệ
u
cị
n
đ
ư
ợ
c
ký
hiệ
u
Q
_L
h
ay
N
ế
u
R
=
0
,
S
=
0
thì
m
ạ
ch
giố
ng
nh
ư
m
ộtph
ầ
n
tử
bistable
T
uy
nhiê
n
tro
ng
tr
ng
h
p
S
=R
=1
thìQ
=
Q
N
=
0
S
eq
ue
ntial
logic
desig
n
11
khơ
ng
đ
ố
n
đ
ư
ợ
c
trư
ớ
c
giá
trịcủ
a
Q
và
Q
N
khi
cả
R
và
S
th
a
y đ
ổi
giá
trịtại
cù
ng
th
ời
điể
m
S
eq
ue
ntial
logic
desig
n
12
Ký
hiệ
u
S
eq
ue
ntial
logic
desig
n
13
T
ro
ng
cơ
ng
ngh
ệ
C
M
O
S
và
TTL
cá
c
cổ
ng
N
AN
D
th
ư
ờ
ng
đ
ư
ợ
c
sử
d
ụ
ng
h
ơ
n
là
cổ
ng
NO
R
S
eq
ue
ntial
logic
desig
n
14
S
–
R
latch
với
E
n
able
•
S
-R
và
:o
utp
ut
th
ay
đ
ổi
ph
ụ
th
u
ộ
c
và
o
R
và
S
inp
ut
•
S
-R
latch
với
E
n
able
: o
u
tp
u
t th
a
y đ
ổi
ph
ụ
th
u
ộ
c
và
o
R
và
S
ch
ỉvới
điề
u
kiệ
n
tín
hiệ
u
E
n
able
tích
cự
c
S
eq
ue
ntial
logic
desig
n
15
S
eq
ue
ntial
logic
desig
n
16
D
latch
(D
flip
-flop
s)
S
eq
ue
ntial
logic
desig
n
17
•
D
latch
:
giố
ng
S
-R
latch
với
R
là
đ
ả
o
củ
a
S
:
–
T
rá
nh
đ
ư
ợ
c
trư
ờ
ng
h
ợp
S
=R
=1
tro
ng
S
-R
latch
•
V
ới
C
=
1
(tích
cự
c):
–
D
=
1
Q
=
1
,
Q
N
=
0
–
D
=
0
Q
=
0
,
Q
N
=
1
•
D
latch
vẫ
n
g
ặp
ph
ải
vấ
n
đ
ề
về
m
eta
stable
khi
D
và
C
th
a
y đ
ổi
đ
ồ
ng
th
ời
•
Tín
hiệ
u
C
(C
o
ntrol)
cị
n
đ
ư
ợ
c
ký
hiệ
u
nh
ư
là
E
(E
n
able)
,
C
lk
(C
lo
ck)
h
ay
G
(G
ate)
S
eq
ue
ntial
logic
desig
n
18
N
ế
u
D
th
ay
đ
ổi
tro
ng
kh
o
ả
ng
th
ời
gia
n
tsetup
và
thold thìD
latch
cĩ
th
ể
rơ
i và
o
trạ
ng
thái
m
eta
stable
h
o
ặ
c
khơ
ng
xá
c
đ
ịnh
S
eq
ue
ntial
logic
desig
n
19
D
Flip
-flop
tá
c
đ
ộ
ng
th
e
o
sư
ờ
n
lê
n
D
flip
-flop
tá
c
đ
ộ
ng
th
e
o
sư
ờ
n
lê
n
:
sử
d
ụ
ng
2
D
latch
:
• D
la
tch
đ
ầ
u
tiê
n
đ
ư
ợ
c
g
ọi
là
m
a
ste
r:
•C
LK
=
0
latch
m
ở
•C
LK
=
1
la
tch
đĩ
ng
•D
latch
th
ứ
h
a
i đ
ư
ợ
c
g
ọi
là
sla
ve
:
•
m
ở
tro
ng
su
ốt
th
ời
gia
n
C
LK
=
1
,
tuy
nhiê
n
giá
trịcủ
a
nĩ
ch
ỉ th
a
y đ
ổi
tại
th
ời
điể
m
b
ắt
đ
ầ
u
khi
C
LK
th
ay
đ
ổi
từ
0
1
d
o
m
a
ste
r
đã
đĩ
ng
và
kh
ơ
n
g
th
ay
đ
ổi
tro
ng
kh
o
ả
ng
th
ời
gia
n
C
LK
=
1
S
eq
ue
ntial
logic
desig
n
20
S
eq
ue
ntial
logic
desig
n
21
khi
C
LK
th
ay
đ
ổi
0
1
n
ế
u
điề
u
kiệ
n
t
_{h
old}
và
t
_{setup}
khơ
ng
th
ỏ
a
m
ã
n
,
D
flip
-flop
cĩ
th
ể
rơ
i và
o
trạ
ng
thái
khơ
ng
xá
c
đ
ịnh
h
o
ặ
c
m
eta
satble
.
S
eq
ue
ntial
logic
desig
n
22
D
flip
-flop
tá
c
đ
ộ
ng
th
e
o
sư
ờ
n
xu
ố
ng
S
eq
ue
ntial
logic
desig
n
23
D
flip
-flop
cĩ
đ
ầ
u
và
o
khơ
ng
đ
ồ
ng
b
ộ
ð
ầ
u
và
o
khơ
ng
đ
ồ
ng
b
ộ
p
re
set
và
cle
a
r
C
hú
ý:
tuy
nhiê
n
sơ
đ
ồ
trê
n
kh
ơ
n
g
đ
ư
ợ
c
dù
ng
đ
ể
ch
ế
tạ
o
IC
vì
số
g
ate
lớ
n
(11
g
ate
s)
S
eq
ue
ntial
logic
desig
n
24
S
ơ
đ
ồ
D
flip
-flop
sử
d
ụ
ng
6
g
ate
s
(th
ay
vì 1
1
g
ate
s
nh
ư
đã
giới
thiệ
u
trư
ớ
c)
S
eq
ue
ntial
logic
desig
n
25
D
flip
-flop
tá
c
đ
ộ
ng
th
e
o
sư
ờ
n
xu
ng
với
đầ
u
và
o
E
n
able
S
eq
ue
ntial
logic
desig
n
26
M
a
ste
r/Sla
ve
S
-R
flip
-flop
G
iố
ng
D
flip
-flop
:
Q
th
ay
đ
ổi
tại
th
ời
điể
m
sư
ờ
n
xu
ố
ng
củ
a
xu
ng
C
o
ntrol
Khá
c
D
flip
-flop
:
Q
ph
ụ
th
u
ộ
c
và
o
cá
c
tín
hiệ
u
inp
ut
tro
ng
su
ốt
th
ời
gia
n
C
=1
trư
ớ
c
khi
ch
uyể
n
xu
ố
ng
0
flip
-flop
tá
c
đ
ộ
ng
th
e
o
xu
ng
S
eq
ue
ntial
logic
desig
n
27
T
ro
ng
trư
ờ
ng
h
ợp
R
=S
=1
,
n
ế
u
C
ch
uyể
n
1
0
cá
c
o
utp
uts
sẽ
rơ
i và
o
trạ
ng
thái
khơ
ng
xá
c
đ
ịnh
h
o
ặ
c
m
eta
stable
S
eq
ue
ntial
logic
desig
n
28
M
a
ste
r
-Sla
ve
J
-K
flip
-flop
•
J
-K
flip
flop
trá
nh
đ
ư
ợ
c
hiệ
n
tư
ợ
ng
củ
a
R
-S
flip
-
flop
khi
cả
h
a
i đ
ầ
u
và
o
b
ằ
ng
1
S
eq
ue
ntial
logic
desig
n
29
1
s
catching
0
s
catching
S
eq
ue
ntial
logic
desig
n
30
•
1
s
catching
:
tại
sư
ờ
n
xu
ố
ng
củ
a
xu
ng
C
:
–
J
=
0
,
K
=
1
th
ư
ờ
ng
Q
=
0
và
Q
N
=
1
–
nh
ng
Q
=
1
,
Q
N
=
0
,
lý
d
o
là
cĩ
m
ột
xu
ng
J
=
1
tồ
n
t ại
khi
C
=
1
•
0
s
catching
:
tại
sư
ờ
n
xu
ố
ng
củ
a
xu
ng
C
:
–
J
=
1
,
K
=
0
th
ư
ờ
ng
Q
=
1
và
Q
N
=
0
–
nh
ng
Q
=
0
và
Q
N
=1
,
lý
d
o
cĩ
m
ột
xu
ng
K
=
1
tồ
n
tại
khi
C
=
1
•
ð
ể
J
-K
flip
-flop
h
o
ạt
đ
ộ
ng
đú
ng
yê
u
cầ
u
J
và
K
khơ
ng
th
ay
đ
ổi
tro
ng
su
ốt
q
uá
trình
C
=
1
S
eq
ue
ntial
logic
desig
n
31
Flip
-flop
J
-K
tá
c
đ
ộ
ng
th
e
o
sư
ờ
n
xu
ng
•
H
iệ
n
tư
ợ
ng
1
s
và
0
s
catching
cĩ
th
ể
kh
ắ
c
ph
ụ
c
sử
d
ụ
ng
Edg
e
-T
rig
e
rred
J
-K
flip
-flop
S
eq
ue
ntial
logic
desig
n
32
S
eq
ue
ntial
logic
desig
n
33
S
eq
ue
ntial
logic
desig
n
34
T
(T
oggle)
flip
-flop
•
T
flip
-flop
:
th
ay
đ
ổi
trạ
ng
thái
tại
m
ỗi
xu
ng
đ
ồ
ng
h
ồ
S
eq
ue
ntial
logic
desig
n
35
S
eq
ue
ntial
logic
desig
n
36
S
eq
ue
ntial
logic
desig
n
37
M
áy
trạ
ng
thái
đ
ồ
ng
b
ộ
b
ởi
xu
ng
nh
ịp
•
ð
ể
hiể
u
phâ
n
tích
m
áy
trạ
ng
thái
(state
-
m
a
chin
e)
,
trư
ớ
c
tiê
n
xe
m
xét
“cloked
-
syn
ch
ro
n
o
u
s
state
m
a
chin
e
”:
–
state
m
a
chin
e
:
m
áy
trạ
ng
thái,
tổ
ng
q
uát
ch
o
m
ạ
ch
logic
dãy
–
clo
cked
:
cá
c
ph
ầ
n
tử
th
a
y đ
ổi
trạ
ng
thái
th
e
o
tín
hiệ
u
điề
u
khiể
n
–
syn
ch
ro
n
o
u
s:
cá
c
ph
ầ
n
tử
th
a
y đổi
trạ
ng
thái
b
ởi
cù
ng
m
ột
tín
hiệ
u
clo
ck
S
eq
ue
ntial
logic
desig
n
38
C
ấ
u
trúc
củ
a
m
áy
trạ
ng
thái
(M
e
aly
m
a
chin
e)
S
eq
ue
ntial
logic
desig
n
39
•
State
m
e
m
o
ry:
–
chứ
a
n
flip
-flop
đ
ể lư
u
g
iữ
trạ
ng
thái
hiệ
n
th
ời
củ
a
m
áy
,
cĩ
2
n
trạ
ng
thái
khác
nha
u
–
các
flip
-flops
đ
ư
ợ
c
n
ối
ch
u
ng
m
ột
ng
u
ồ
n
C
lo
ck
•
T
rạ
ng
thái
tiếp
th
e
o
củ
a
m
áy
đ
ư
ợ
c
q
uyết
đ
ịnh
b
ởi
m
ạ
ch
N
e
xt
-State
L
ogic
F
là
m
ột
hà
m
củ
a
–
các
biế
n
cu
rre
nt
state
–
các
biế
n
inp
ut
•
O
utp
ut
logic
G
:
là
hà
m
củ
a
:
–
các
biế
n
cu
rre
nt
state
–
các
biế
n
inp
ut
•
F
và
G
là
cá
c
m
ạ
ch
logic
tổ
h
ợp
S
eq
ue
ntial
logic
desig
n
40
•
Cá
c
flip
-flop
cĩ
th
ể
sử
d
ụ
ng
:
–
D
flip
-flop
–
J
-K
flip
-flop
–
T
uy
nhiê
n
khi
thi ết
kế
m
ạ
ch
dãy
thìD
flip
-flop
tá
c
đ
ộ
ng
th
e
o
sư
ờ
n
h
ay
đ
ư
ợ
c
sử
d
ụ
ng
vì
việ
c
thiết
kế
m
ạ
ch
logic
ngày
n
ay
sử
d
ụ
ng
ch
ủ
yế
u
là
cá
c
IC
logic
lập
trình
đ
ư
ợ
c
(đ
ư
ợ
c
ch
ế
tạ
o
cĩ
sẵ
n
cá
c
D
flip
-flop)
•
O
utp
ut
ph
ụ
th
u
ộ
c
cả
và
o
cu
rre
nt
state
và
inp
ut
cấ
u
trú
c
M
e
aly
m
achin
e
S
eq
ue
ntial
logic
desig
n
41
M
o
o
re
m
a
chin
e
S
eq
ue
ntial
logic
desig
n
42
Pip
elin
ed
o
utp
ut
Yê
u
cầ
u
:
o
utp
ut
tro
ng
m
ột
ch
u
kỳ
ph
ụ
th
u
ộ
c
và
o
giá
trịstate
và
inp
ut
củ
a
ch
u
kỳ
trư
ớ
c
sử
d
ụ
ng
thê
m
m
ột
tầ
ng
nh
ớ
(flip
-flop) đ
ế
n
M
e
aly
m
a
chin
e
N
ế
u
ghép
O
utp
ut
pip
elin
e
m
e
m
o
ry
nh
ư
là
m
ột
ph
ầ
n
củ
a
state
-m
e
m
o
ry
trở
thà
nh
M
o
o
re
m
a
chin
e
S
eq
ue
ntial
logic
desig
n
43
Cá
c
biể
u
th
ứ
c
đ
ặ
c
trư
ng
•
M
ơ
tả
latch
h
ay
flip
-flop
cĩ
th
ể
sử
d
ụ
ng
cá
c
biể
u
th
ứ
c
đ
ặ
c
trư
ng
(ch
a
ra
cte
ristic
eq
u
atio
n):
–
M
ơ
tả
trạ
ng
thái
tiếp
th
e
o
nh
ư
là
hà
m
củ
a
cu
rre
nt
state
và in
p
u
t
–
Q
uy
ư
ớ
c:
Q
*
nh
ư
là
“n
e
xt
valu
e
of
Q
”
•
Biể
u
th
ứ
c
đ
ặ
c
trư
ng
khơ
ng
m
ơ
tả
chi
tiết
cá
c
h
o
ạt
đ
ộ
ng
th
e
o
th
ời
gia
n
củ
a
thiết
b
ị(víd
ụ
D
flip
-
flop
tá
c
đ
ộ
ng
th
e
o
sư
ờ
n
lê
n
,
xu
ố
ng
h
ay
m
ứ
c
thì
đ
ề
u
cĩ
ch
u
ng
m
ột
biể
u
th
ứ
c
đ
ặ
c
trư
ng)
S
eq
ue
ntial
logic
desig
n
44
S
eq
ue
ntial
logic
desig
n
45
Phâ
n
tích
m
áy
trạ
ng
thái
với
D
flip
-flop
•
G
ồ
m
3
b
ư
ớ
c:
–
Xá
c
đ
ịnh
hà
m
F
và
G
–
S
ử
d
ụ
ng
F
và
G
đ
ể
xây
d
ự
ng
b
ả
ng
state
và
o
utp
ut
ứ
ng
với
m
ỗi
tổ
h
ợp
cu
rre
nt
state
và
cu
rre
nt
inp
ut
–
(optio
n)
V
ẽ
state
diag
ra
m
S
eq
ue
ntial
logic
desig
n
46
S
eq
ue
ntial
logic
desig
n
47
víd
ụ
phâ
n
tích
•
T
ại
m
ỗi
xu
ng
nh
ịp
D
FF(flip
-flop)
sẽ
sa
m
ple
tín
hiệ
u
tại
D
inp
ut
và
truyề
n
đ
ế
n
đ
ầ
u
ra
Q
Q
*
=
D
•
Cĩ
2
D
FF
:
–
ký
hiệ
u
o
utp
ut
là
Q
0
và
Q
1
là
2
biế
n
trạ
ng
thái
–
ký
hi ệ
u
inp
ut
là
D
0
và
D
1 là
h
ai
tín
hiệ
u
kích
thích
(e
xcitatio
n)
•
Biể
u
th
ứ
c
kích
thích
(e
xcitatio
n
eq
u
atio
n):
S
eq
ue
ntial
logic
desig
n
48
•
S
ử
d
ụ
ng
biể
u
th
ứ
c
đ
ặ
c
trư
ng
củ
a
D
FF
•
Th
ay
biể
u
th
ứ
c
kích
thích
:
biể
u
th
ứ
c
này
th
ể
hiệ
n
giá
trịcá
c
biế
n
trạ
ng
thái
tiếp
th
e
o
nh
ư
là
hà
m
củ
a
cu
rre
nt
state
và
cu
rre
n
t in
p
u
t
,
đ
ư
ợ
c
g
ọi
là
cá
c
biể
u
th
ứ
c
ch
uyể
n
(tra
n
sistio
n
eq
u
atio
n)
S
eq
ue
ntial
logic
desig
n
49
(a):
tra
n
sistio
n
table
4
trạ
ng
thái
(Q
1
,Q
0)
=
(0
,0)
(0
,1)
(1
,0)
(1
,1)
1
tín
hiệ
u
inp
ut
EN
=
0
,
1
cĩ
8
tổ
h
ợp
state/inp
ut
(b):
state
table
:
b
ằ
ng
cá
ch
gá
n
tê
n
ch
o
cá
c
trạ
ng
thái
(0
,0)
=
A
,
(0
,1)
=
B
,
(1
,0)
=
C
và(1
,1)
=
D
ta
cĩ
b
ả
ng
trạ
ng
thái
(b)
S
ký
hiệ
u
ch
o
cu
rre
nt
state
,
S
*ký
hiệ
u
ch
o
n
e
xt
state
S
eq
ue
ntial
logic
desig
n
50
•
T
ừ
sở
đ
ồ
,
xây
d
ự
ng
hà
m
logic
ch
o
o
utp
ut
•
T
ừ
đĩ
xây
d
ự
ng
b
ả
ng
(c):
state/o
utp
ut
table
S
eq
ue
ntial
logic
desig
n
51
M
ỗi
vị
ng
trị
n
(h
ay
nút)
ký
hiệ
u
ch
o
m
ột
state
.
Tê
n
vị
ng
trị
n
là
tê
n
củ
a
state
Cá
c
state
liê
n
kết
b
ởi
cá
c
m
ũi
tê
n
ch
ỉchiề
u
ch
uyể
n
trạ
ng
thái
và
đ
iề
u
kiệ
n
ch
uyể
n
S
eq
ue
ntial
logic
desig
n
52
cá
c
b
ư
ớ
c
phâ
n
tích
chi
tiết
S
eq
ue
ntial
logic
desig
n
53
Víd
ụ(bài
tập
về
nhà)
S
eq
ue
ntial
logic
desig
n
54
•
e
xcitatio
n
eq
u
atio
n
•
e
xcitatio
n
eq
u
atio
n
T
ra
n
sistio
n
table
S
eq
ue
ntial
logic
desig
n
55
•
o
utp
ut
eq
u
atio
n
state/o
utp
ut
table
S
eq
ue
ntial
logic
desig
n
56
•
Biể
u
đ
ồ
trạ
ng
thái
S
eq
ue
ntial
logic
desig
n
57
•
M
ỗi
liê
n
kết
đ
ư
ợ
c
gá
n
với
m
ột
biể
u
th
ứ
c
tra
n
sistio
n
e
xp
re
ssio
n
•
C
h
uyể
n
trạ
ng
thái
xảy
ra
khi
tổ
h
ợp
cá
c
giá
trị
inp
ut
sa
o
ch
o
tra
n
sistio
n
e
xp
re
ssio
n
=
1
•
N
ế
u
liê
n
kết
đ
ư
ợ
c
gá
n
“1
”
cĩ
ngh
ĩa
là
luơ
n
xảy
ra
S
eq
ue
ntial
logic
desig
n
58
Phâ
n
tích
state
m
a
chin
e
với
J
-K
flip
-flop
•
Cá
c
m
ạ
ch
clo
cked
-syn
ch
ro
n
o
u
s
state
m
a
chin
e
với
J
-K
ff
cĩ
th
ể
phâ
n
tích
giố
ng
nh
ư
là
vơ
i D
ff
với
lư
u
ý:
–
Biể
u
th
ứ
c
kích
thích
cầ
n
ph
ải
viết
ch
o
2
inp
ut
J
và
K
–
Biể
u
th
ứ
c
đ
ặ
c
trư
ng
củ
a
J
-K
ff
là
Q
*
=
J
¢
Q
’+
K
’¢
Q
S
eq
ue
ntial
logic
desig
n
59
S
eq
ue
ntial
logic
desig
n
60
•
Biể
u
th
ứ
c
kích
thích
•
Biể
u
th
ứ
c
ch
uyể
n
trạ
ng
thái
•
Biể
u
th
ứ
c
o
utp
ut
S
eq
ue
ntial
logic
desig
n
61
S
eq
ue
ntial
logic
desig
n
62
S
eq
ue
ntial
logic
desig
n
63
Cá
c
bư
ớ
c
thiết
kế
m
ạch
logic
dãy
đ
ồ
ng
bộ
S
eq
ue
ntial
logic
desig
n
64
Víd
ụ
Biể
u
diễ
n
d
ạ
ng
tín
hiệ
u
th
e
o
th
ời
gia
n
S
eq
ue
ntial
logic
desig
n
65
Phâ
n
tích
yê
u
cầ
u
•
z
k b
ằ
ng
1
n
ế
u
:
–
A
k
=
0
và
A
k
-1
=
0
h
o
ặ
c
–
A
k
=
1
và
A
k
-1
=
1
h
o
ặ
c
–
B
=1
b
ắt
đ
ầ
u
từ
th
ời
điể
m
(tro
ng
q
uá
kh
ứ)
m
à
tại
đĩ
A
b
ằ
ng
nh
a
u
tại
2
xu
ng
nh
ịp
liê
n
tiếp
(tro
ng
trư
ờ
ng
h
ợp
này
z
=1
khơ
ng
ph
ụ
th
u
ộ
c
và
o
A)
•
Ng
ư
ợ
c
lại
z
sẽ
b
ằ
ng
0
S
eq
ue
ntial
logic
desig
n
66
T
rạ
ng
thái
(1)
•
T
rạ
ng
thái
(
tro
ng
kh
o
ả
ng
th
ời
gia
n
từ
k đ
ế
n
k+1)
•
A0
(Z
=
0)
–
A
k
=
0
và
A
k
-1
=
1
–
và
B
=
0
tại
thời
điể
m
m
à trư
ớ
c
đĩ đã cĩ
m
ột
cặp
giá
trịA
b
ằ
ng
nha
u
(tro
ng
q
uá
kh
ứ)
•
A1
(Z
=
0)
–
A
k
=
1
và
A
k
-1
=
0
–
và
B
=
0
tại
thời
điể
m
bất
kỳ (nh
ư
vậy
tại
thời
điể
m
k
,
B
cĩ
th
ể
=
1
h
o
ặc
0)
m
à trư
ớ
c
đĩ đ
ã
cĩ
m
ột
cặp
giá
trịA
bằ
ng
nh
a
u
(tro
ng
q
uá
kh
ứ)
•
O
K00
(Z
=
1)
–
A
k
=
0
và
A
k
-1
=
0
–
B
b
ất
kỳ
•
O
K11
(Z
=
1)
–
A
k
=
1
và
A
k
-1
=
1
–
B
b
ất
kỳ
•
O
KA0
(Z
=
1)
–
A
k
=
0
và
A
k
-1
=
1
–
B
=
1
kể
từ
thời
điể
m
gầ
n
nh
ất
cĩ
cĩ
cặp
A
cĩ
giá
trịb
ằ
ng
nh
a
u
•
O
KA1
(Z
=1)
–
A
k
=
1
và
A
k
-1
=
0
–
B
=
1
kể
từ
thời
điể
m
gầ
n
nh
ất
cĩ
cĩ
cặp
A
cĩ
giá
trịb
ằ
ng
nh
a
u
S
eq
ue
ntial
logic
desig
n
67
B
ả
ng
ch
uyể
n
trạ
ng
thái
(1)
S
eq
ue
ntial
logic
desig
n
68
INIT
A0
O
K00
A1
O
K11
A0
O
K00
O
KA1
O
KA0
A0
O
K11
A0
S
eq
ue
ntial
logic
desig
n
69
T
rạ
ng
thái
(2)
•
A0
và
A1
tư
ơ
ng
tự
n
h
ư
trê
n
•
O
K0
(Z
=1)
–
A
k
=
0
và
A
k
-1
=
0
và
B
b
ất
kỳ
–
h
o
ặ
c
A
k
=
0
và
A
k
-1
=
1
và
B
=
1
kể
từ
th
ời
điể
m
g
ầ
n
nh
ất
cĩ
cĩ
cặp
A
cĩ
giá
trịb
ằ
ng
nh
a
u
•
O
K1
(Z
=1)
–
A
k
=
1
và
A
k
-1
=
1
và
B
b
ất
kỳ
–
h
o
ặ
c
A
k
=
1
và
A
k
-1
=
0
và
B
=
1
kể
từ
th
ời
điể
m
g
ầ
n
nh
ất
cĩ
cĩ
cặp
A
cĩ
giá
trịb
ằ
ng
nh
a
u
S
eq
ue
ntial
logic
desig
n
70
B
ả
ng
ch
uyể
n
trạ
ng
thái
(2)
S
eq
ue
ntial
logic
desig
n
71
S
eq
ue
ntial
logic
desig
n
72
T
ối
thiể
u
hĩ
a
số
trạ
ng
thái
•
Ý
tư
ở
ng
giả
m
số
trạ
ng
thái
là
d
ự
a
trê
n
việ
c
xá
c
đ
ịnh
tr ạ
ng
thái
tư
ơ
ng
đ
ư
ơ
ng
•
H
ai
trạ
ng
thái
S
1
và
S
2 đ
ư
ợ
c
coi
là
tư
ơ
n
g
đ
ư
ơ
n
g
n
ế
u
th
ỏ
a
m
ã
n
2
đ
iề
u
kiệ
n
:
–
S
1
và
S
2
cầ
n
tạ
o
ra
o
utp
ut
giố
ng
nha
u
với
tất
cả
các
tổ
h
ợp
inp
ut
–
V
ới
m
ỗi
tổ
hợp
inp
ut
,
S
1
và
S
2
cầ
n
tạo
ra
n
e
xt
state
giố
ng
nh
a
u
h
o
ặc
tư
ơ
ng
đư
ơ
ng
S
eq
ue
ntial
logic
desig
n
73
O
K00
và
O
KA0
là
tư
ơ
n
g
đ
ư
ơ
n
g
O
K11
và
O
KA1
là
tư
ơ
n
g
đ
ư
ơ
n
g
S
eq
ue
ntial
logic
desig
n
74
Biế
n
trạ
ng
thái
•
n
flip
-flop
cĩ
th
ể
m
ơ
tả
2
ntrạ
ng
thái
•
với
s
trạ
ng
thái
cầ
n
ít
nh
ất(log
2 s)
flip
-flop
cĩ
th
ể
cĩ
m
ột
số
trạ
ng
thái
khơ
ng
sử
d
ụ
ng
•
T
ro
ng
víd
ụ
với
5
trạ
ng
thái
sẽ
cầ
n
ít
nh
ất
3
flip
-
flop
(d
ư
3
trạ
ng
thái
khơ
ng
sử
d
ụ
ng)
•
C
húý:
việ
c
lự
a
ch
ọ
n
số
biế
n
trạ
ng
thái
ít
nh
ất
khơ
ng
đ
ả
m
b
ả
o
rằ
ng
:
–
cá
c
biể
u
th
ứ
c
kích
thích
là
đ
ơ
n
g
iả
n
nh
ất
–
cá
c
biể
u
th
ứ
c
o
utp
ut
là
đ
ơ
n
g
iả
n
nh
ất
–
m
ạ
ch
là
rẻ
nh
ất
S
eq
ue
ntial
logic
desig
n
75
•
Là
m
cá
ch
nà
o
đ
ể
lự
a
ch
ọ
n
số
biế
n
trạ
ng
thái
và
tổ
h
ợp
cá
c
biế
n
trạ
ng
thái
tổ
tối
ư
u
???
•
Câ
u
trả
lời
là
:
ph
ải
tiế
n
hà
nh
th
ử
tất
cả
cá
c
trư
ờ
ng
h
ợp
cĩ
th
ể
tố
n
rất
nhiề
u
th
ời
gia
n
:
S
eq
ue
ntial
logic
desig
n
76
S
eq
ue
ntial
logic
desig
n
77
Cá
c
trạ
ng
thái
khơ
ng
sử
d
ụ
ng
S
eq
ue
ntial
logic
desig
n
78
T
ổ
ng
h
ợp
sử
d
ụ
ng
D
flip
-flop
•
N
h
ắ
c
lại:
sử
d
ụ
ng
D
flip
-flop
cĩ
ư
u
đ
iể
m
:
–
tồ
n
tại
ở
d
ạ
ng
IC
rời
cũ
ng
nh
ư
tro
ng
các
thiết
b
ịlập
trình
đư
ợ
c
–
D
ễ
sử
dụ
ng
(h
ơ
n
so
với
J
-K
flip
-flop)
vìbiể
u
thứ
c
đ
ặc
trư
ng
đ
ơ
n
giả
n
Q
*
=
D
•
D
o
(Q
*
=
D)
d
o
b
ả
ng
tra
n
sistio
n/o
utp
ut
=
e
xcitatio
n/o
utp
ut
S
eq
ue
ntial
logic
desig
n
79
B
ả
ng
e
xcitatio
n
giố
ng
nh
ư
b
ả
ng
châ
n
lý
với
cá
c
hà
m
logic
D
1
,
D
2
,
D3
là
hà
m
củ
a
5
biế
n
(A
,B
,Q
1
,Q
2
,Q
3)
sử
d
ụ
ng
ph
ư
ơ
ng
pháp
tổ
ng
h
ợp
hà
m
logic
“tổ
ng
củ
a
cá
c
tích
h
o
ặ
c
tích
củ
a
cá
c
tổ
ng
”
N
ế
u
số
biế
n
ít
cĩ
th
ể
sử
d
ụ
ng
ph
ư
ơ
ng
pháp
bìa
K
a
rn
a
ugh
đ
ể
tổ
ng
h
ợp
hà
m
S
eq
ue
ntial
logic
desig
n
80
S
eq
ue
ntial
logic
desig
n
81
•
C
húý
e
xcitatio
n
b
ả
ng
và
b
ả
ng
châ
n
lý
cĩ
sự
khá
c
nh
a
u
:
–
B
ả
ng
e
xcitatio
n
khơ
ng
ch
ỉra
hà
m
logic
củ
a
tất
cả
cá
c
t ổ
h
ợp
inp
ut
(cá
c
u
n
u
sed
state
s)
•
T
ro
ng
víd
ụ
trê
n
,
sử
d
ụ
ng
q
uy
tắ
c
m
inim
al
-risk:
khi
h
ệ
th
ố
ng
rơi
và
o
u
n
u
sed
state
,
thì
n
e
x
-state
sẽ
là
trạ
ng
thái
000
:
–
V
ới
Q
1
=
0
thì3
hà
ng
cu
ối
sẽ
là
0
S
eq
ue
ntial
logic
desig
n
82
•
V
ới
bìa
K
a
rn
a
ugh
trê
n
th
u
đ
ư
ợ
c
biể
u
th
ứ
c
kích
thích
•
T
ư
ơ
ng
tự
ta
cĩ
th
ể
xây
d
ự
ng
hà
m
logic
ch
o
o
utp
ut
S
eq
ue
ntial
logic
desig
n
83
S
eq
ue
ntial
logic
desig
n
84
sử
d
ụ
ng
tiê
u
ch
u
ẩ
n
m
inim
al
-co
st
,
n
e
xt
-state
củ
a
cá
c
u
n
u
sed
-
state
là
d
o
n
’t
-ca
re
hà
m
logic
tổ
ng
h
ợp
sẽ
đ
ơ
n
g
iả
n
h
ơ
n
S
eq
ue
ntial
logic
desig
n
85
S
eq
ue
ntial
logic
desig
n
86
T
ổ
ng
h
ợp
m
ạ
ch
dãy
sử
d
ụ
ng
J
-K
flip
-flop
•
J
-K
flip
-flop
cĩ
biể
u
th
ứ
c
đ
ặ
c
trư
ng
ph
ứ
c
tạp
h
ơ
n
D
flip
-flop
:
Q
*
=
J
¢
Q
’+
K
’¢
Q
•
V
ới
nhiề
u
inp
ut
h
ơ
n
,
sử
d
ụ
ng
J
-K
ch
o
phép
m
ạ
ch
điề
u
khiể
n
tín
hiệ
u
e
xcitatio
n
cĩ
th
ể
(khơ
ng
ch
ắ
c
ch
ắ
n) đ
ơ
n
g
iả
n
h
ơ
n
•
Th
ự
c
tế
:
–
sử
d
ụ
ng
J
-K
flip
-flop
phù
h
ợp
ch
o
cá
c
thiết
kế
với
cá
c
IC
lo
ại
SSI
(S
m
all
-S
cale
Integ
ratio
n)
h
ơ
n
là
cá
c
IC
kh
ả
trình
lo
ại
M
SI
h
o
ă
ck
LSI
–
H
iệ
n
n
ay
tro
ng
cá
c
thiết
kế
với
m
ạ
ch
logic
kh
ả
trình
sử
d
ụ
ng
ch
ủ
yế
u
là
D
flip
-flop
S
eq
ue
ntial
logic
desig
n
87
•
T
ừ
b
ả
ng
tra
n
sistio
n
khơ
ng
th
ể
ch
uyể
n
q
u
a
trự
c
tiếp
b
ả
ng
e
xcitatio
n
nh
ư
đ
ối
với
D
flip
-flop
:
–
ð
ể
xây
d
ự
ng
J
-K
e
xcitatio
n
table
,
cầ
n
xe
m
xét
trạ
ng
thái
hi ệ
n
tại
và
cả
n
e
xt
-state
(khá
c
với
D
flip
-flop
ch
ỉ
cầ
n
q
u
a
n
tâ
m
n
e
xt
-state
đ
ể
xây
d
ự
ng
biể
u
th
ứ
c
kích
thích)
–
S
ử
d
ụ
ng
b
ả
ng
h
o
ạt
đ
ộ
ng
củ
a
J
-K
flip
-flop
d
:
d
o
n
’t
-ca
re
S
eq
ue
ntial
logic
desig
n
88
S
eq
ue
ntial
logic
desig
n
89
S
ử
d
ụ
ng
ph
ư
ơ
ng
châ
m
m
inim
al
-risk:
cá
c
trạ
ng
thái
khơ
ng
sử
d
ụ
ng
sẽ
đ
ư
ợ
c
ch
uyể
n
về
trạ
ng
thái
000Seq
ue
ntial
logic
desig
n
90
•
Biể
u
th
ứ
c
kích
thích
(so
với
biể
u
th
ứ
c
kích
thích
sử
d
ụ
ng
D
flip
-flop
thì K
H
Ơ
N
G
đ
ơ
n
g
iả
n
h
ơ
n)
S
eq
ue
ntial
logic
desig
n
91
S
eq
ue
ntial
logic
desig
n
92
S
eq
ue
ntial
logic
desig
n
93
Víd
ụ
thiết
kế
sử
d
ụ
ng
D
flip
-flop
(bài
tập
về
nhà)
Víd
ụ
1
:
S
eq
ue
ntial
logic
desig
n
94
•
T
ại
th
ời
điể
m
xét
n
ế
u
số
b
it 1
s đế
m
tại
X
và
Y
là
b
ội
số
củ
a
4
thìgiá
trịo
utp
ut
sẽ
b
ằ
ng
1
sử
d
ụ
ng
4
trạ
ng
thái:
–
S0
:
trạ
ng
thái
m
à
tại
X
và
Y
cĩ
4
n
bits
1
–
S1
:
trạ
ng
thái
m
à
tại
X
và
Y
cĩ(4
n
+1)
bits
1
–
S2
:
trạ
ng
thái
m
à
tại
X
và
Y
cĩ(4
n
+2)
bits
1
–
S3
:
trạ
ng
thái
m
à
tại
X
và
Y
cĩ(4
n
+3)
bits
1
S
eq
ue
ntial
logic
desig
n
95
S
eq
ue
ntial
logic
desig
n
96
Các file đính kèm theo tài liệu này:
bai_giang_nguyen_ly_thiet_ke_mach_day_nguyen_quoc_cuong.pdf